芯片封裝S參數提取方法（一） - CST差分線S參數仿真實例
本期介紹CST在EDA領域里的應用案例—芯片封裝S參數提取。在信號完整性仿真中，S參數是一切鏈路仿真的基礎，CST軟件在信號完整性領域里有著非常強大的實力。在介紹案例之前，先介紹一下CST軟件在EDA里的優勢。
（1）強大穩定的Layout導入能力，不僅支持市面上幾乎所有的layout工具，并且能快速轉換成三維模型，并自動劃分網格。
（2）完備的仿真技術:在EDA三維仿真領域，獨家的時域求解器（FIT）和PBA網格技術能處理任意復雜的結構，由于時域算法對計算資源的要求沒有頻域有限元那么大，可以仿真非常高頻的EDA問題。同時CST也具有頻域有限元算法作為低頻EDA部分仿真的補充。兩種算法可以相互驗證，提升工程師的信心。
還有其他的優勢如TDR仿真，獨家的SPICE模型提取工具IdEM等，放到后續相關題目時再談，我們先進入正題。
模版選擇
和其他仿真一樣CST仿真芯片封裝時也提供仿真模版，選擇模版可以簡化用戶對仿真參數的設置。這里模板選擇寬帶模型提取如下圖片所示：
這里我們選擇封裝，如下圖所示：
其他選擇不一一贅述了，選擇時域算法，單位和頻率范圍如下圖所示：
因為是案例制作，我這里選擇到10GHz，用戶可以根據實際需要，選擇更高的頻率仿真。然后點擊Finish完成模版制作。
EDA（芯片）文件導入
可以直接將EDA仿真文件直接拖拽到窗口內然后放開鼠標（drag&drop）來導入EDA文件，如下圖所示：
也可以通過點擊Modeling選項卡下的Import，并選擇EDA文件，本例中導入的是Candence的*.sip文件，如下圖所示：
點擊打開后，會彈出CST EDA-import的界面，如下圖所示：
在這個界面下，可以設置包括堆疊材料特性、厚度、銅箔、鍵合絲、焊球、焊盤尺寸等各種信息。當然如果這些在設計時候已經設置好，導入后就不需要更改了。如本例中從模型的倒裝芯片層到BGA層，都可以自定義材料特性、厚度，銅箔的形狀等，如下圖所示：
自動端口設置
例如我們要仿真提取其中一對差分對的S參數，TXDATA0+和TXDATA0-，這對線從倒裝芯片的RDL層到BGA焊球的鏈路，我們在PCB Preview頁下的Net highlighting勾選要仿真的線，此時這對線會在預覽圖中，高亮顯示，如下圖所示：
點擊Ports，勾選Only show pins of selected nets，此時只會顯示勾選的網絡，點擊->，將這對差分線的四個pin，自動設置為單端port，如下圖所：
點擊Ref.net，本例中，將單端port的參考地設置為VSS，點擊如下圖所示：
設置完成后的端口界面，如下圖所示：
點擊OK，此時預覽圖中，出現了自動設置的4個單端Port，如下圖所示：
其中，需要點Specials按鈕，對端口進行如下設置，軟件會自動在芯片層和靠近BGA層處生成兩個接地平面，并將所有的GND網絡與其自動連接，如下圖所示：
點擊OK，EDA就完全導入為3D模型到CST微波工作室中了，如下圖所示：
例如我們要仿真提取其中一對差分對的S參數，TXDATA0+和TXDATA0-，這對線從倒裝芯片的RDL層到BGA焊球的鏈路，如下圖所示：
BGA處的端口是自動添加在BGA焊球和輔助接地平面之間，BGA的GND網絡，自動與該輔助接地平面連接，如下圖所示：
點擊View選項卡下的Axes Scaling按鈕，放大Z軸方向的視圖，如下圖所示：
我們可以看到，在視圖中，Flip-Chip（倒裝芯片）處也自動添加了一個輔助平面，將端口3和端口4自動添加在RDL層與輔助接地面之間，同時輔助接地面與Net中的接地網絡自動連接，如下圖所示：
本案例中4個離散面端口都是自動設置的，如下圖所示:
本例中，我們將頻率范圍設置為0GHz-10GHz，邊界條件Open add space，此時這對差分線上的網格細節，如下圖所示：
仿真結果和提取S參數
點擊時域求解器，運行仿真，如下圖所示：
得到S參數結果，如下圖所示：
點擊Post-Processing選項卡下的Import/Export按鈕，選擇Export TOUCHSTONE...，如下圖所示：
在下圖中，點擊OK，如下圖所示：
并保存*.s4p，如下圖所示：
這樣就提取了芯片封裝上這一對差分線，四個單端端口的S參數了。
小結
本期完成了芯片封裝S參數提取的仿真過程。后續我們還會介紹如何用提取的S參數做信號完整性的仿真。
