搞定PCB寄生電容其實并不難，這10種方法超實用！
今天是關于PCB寄生電容、PCB寄生電容的影響，PCB寄生電容計算，PCB寄生電容怎么消除。
一、什么是 PCB 寄生電容？
寄生電容有一個通用的定義：寄生電容是存在于由絕緣體隔開的兩個導電結構之間的虛擬電容（通常不需要的），是PCB布局中的一種效應，其中傳播的信號表現得好像就是電容，但其實并不是真正的電容。
寄生電容通常出現在被電介質隔開的任何一對導體之間。
PCB寄生電容
在PCB中，寄生電容基本上可以出現在任何地方，可以參考下方的布局，有標記出電容突出的區域，這里只是頂層產生的電容，但其它層都有可能存在電容。
PCB 寄生電容
傳輸線中的頻帶限制行為，在非常高的頻率下產生低通濾波器行為
不同電位地之間的噪聲耦合，導致共模噪聲
噪聲或信號耦合到組件中，尤其是繞線電感
高頻電容串擾（表現為 FEXT 和 NEXT）
由于電源層和接地層之間的間距而導致的 PDN 阻抗修改
EMI 耦合到散熱器中，產生共模電流
下圖顯示了 PCB 布局中寄生電容如何產生的簡單示例。在 PCB 布局中，我們有一個由絕緣體隔開的導體排列，形成一個具有等效電容的復雜結構。
下圖結構可以建模為電容器的排列，但請注意該結構中的一些寄生電感和電阻。正是這種等效電容和電感決定了 PCB 布局中的阻抗。
兩條微帶走線之間以及兩條走線與附近接地層之間的寄生電容示例
下圖為電容的充電放電循壞圖。
電容的充電放電循壞
寄生電容是導體的固有特性，是每單位電勢變化的存儲量，寄生電容計算公式為：
C=q/v
C：電容，單位：法拉（F）
V：電壓，單位：伏特（V)
Q：電荷，單位：庫倫（C）
1）對于不隨時間變化的恒定電信號，dv/dt = 0，也就是電位沒有變化：i = 0
2）如果電路回路中有電容，dv/dt會收斂到一個固定值，電位會發生變化，產生電流：i ≠ 0
平行板電容的電容為：C= (kA/11.3d)pF
C ：電容
A ：極板面積
k ：板材料的相對介電常數
d ：極板之間的距離
走線電容的計算圖如下所示：
走線電容的計算圖
PCB布局永遠不會完全消除寄生電容，但你可以減少PCB布局中的寄生電容或者采取一些措施來限制寄生電容對信號和電源完整性的影響。
這里列舉10條可以減少PCB布局中的寄生電容的措施：
采用平行布線時，金屬之間的面積最大，寄生電容也會最大。
電源層通常被認為是交流接地，與接地層完全相同，所以移除電源層與移除導體附近的接地層一樣重要。
將法拉第屏蔽放置在兩條跡線之間以最大程度地減少寄生電容效應。
為了最大限度地減少寄生電容，使關鍵走線盡可能窄，以使 PCB 工藝可以處理，與附近的走線保持良好的距離。
過孔的過度使用會增加寄生電容，最好盡可能用貼片來代替過孔。
元件之間、電源層和接地層，輸出和輸入等的正確接線，對減少不需要的寄生電容非常重要。
例如：在4層板中，可以將電源層放在底層，并在電源層和接地層之間布線一些敏感走線，這可以防止來自一層中的信號的 EMI 在另一層中的信號中引起噪聲。
較薄的層會減小環路面積和寄生電感，但會增加寄生電容。
阻抗降低，通常是由于布局中靠近接地銅線
由于互連和驅動器/接收器組件之間的阻抗不匹配導致更高的回波損耗
高通濾波行為導致更高的插入損耗
簡單的解決方案是增加互連與不是所需參考平面的任何導體之間的距離。
在設計期間，應仔細設計PCB上的走線寬度，考慮附近的導體，尤其是附近的覆銅，創建共面走線布置。
覆銅問題是上述信號完整性問題的常見問題。
PCB Layout應該花時間計算覆銅與其走線之間的所需的最小間隙，以確保阻抗控制。
下圖顯示了具有 50 歐姆 CPW微帶線和帶狀線的 Isola 370HR 層壓板的示例計算。
兩條微帶走線之間以及兩條走線與附近接地層之間的寄生電容
寄生電容在電源完整性方面既可取又不可取，可以通過將電路板中的 PDN 結構與涉及多個接地系統進行比較。
在具有多個接地點（例如 PCB 電源接地層、系統接地區域和機箱接地）的系統中，寄生電容不受歡迎的一種常見情況。
在這些系統中，尤其是在大電流電源中，寄生電容可能存在于 PCB 接地層和機箱接地之間，從而允許共模電流通過系統并產生強烈輻射。
當 PCB 接地層和機箱接地的電位略有不同時，設備機箱的寄生電容如何為共模電流創建路徑。
下面的穩壓器示例部分說明了強 dV/dt 節點的位置，以及為什么這種布局將有更大的耦合到其反饋回路而不是系統的任何附近部分。
這個節點對附近的接地區域有一些寄生電容，如果附近還有其它一些元件或電路，這些電路的寄生電容會導致這些電路中出現開關噪聲。附近的接地有一些幫助，但真正防止噪聲耦合的是從 SW_OUT 連接回穩壓器芯片的電容，這個大電容為高 dV/dt 開關噪聲返回開關級高端提供了一條低阻抗路徑，從而有效地將開關級輸出與 GND 去耦。
dV/dt 節點可能負責 PCB 布局周圍的噪聲耦合
dV/dt 節點可能負責 PCB 布局周圍的噪聲耦合，有意放置的電容器可以防止這種情況發生。
另一個有助于減少 SW_OUT 和附近走線或電路之間寄生電容的策略是利用下一層的 GND 平面。
與 PCB 布局中與其它節點的耦合相比，使 GND 平面更靠近高 dV/dt 節點將通過創建更強的電場與 GND 耦合來降低互電容。
電容串擾是走線之間的兩種耦合（另一種是電感）之一，其中一條走線上的信號會在另一條走線上產生噪聲。在逐漸更高的頻率下，這主要由互電容決定，這里提供兩種選擇來減少寄生電容：
使地線更靠近走線，同時使走線更窄（固定阻抗目標）
增加走線之間的間距
仿真結果顯示了兩條50歐姆走線之間的寄生電容如何受與GND平面的距離（表示為 H）的影響
以上就是關于 PCB 寄生電容以及減少PCB寄生電容技巧簡單的介紹，希望能夠對大家有用，歡迎大家多多指教。
