QFN封裝CST仿真實例 - S參數(shù)，3D bond wire，T和F效率
QFN（Quad Flat No-leads Package，方形扁平無引腳封裝）是一種表面貼裝型封裝，具有成本低、電熱性能優(yōu)良等優(yōu)勢。本案例展示如何高效地對bond wire銅線建模，以及精確快速地仿真QFN封裝。
模型大致分為三個部分，上層是Die和銅線：
中層是12x12的QFN封裝和引腳，總尺寸7x7mm。
下層是CPW類型PCB，有過孔接地：
Z-方向電邊界：
如何畫三維的 bond wire？
選兩個點：
選擇bondwire：
定義尺寸，可參數(shù)化：
完成：
F-solver頻域求解器：
仿真使用模板：
因為有一個場監(jiān)視器，自動自適應頻點會使用該頻率和最大頻率：
網(wǎng)格過渡比可適當調(diào)高，結(jié)果一樣，提高效率：
該模型四面體網(wǎng)格185k，40GHz寬頻，工作站跑不到十分鐘，最大內(nèi)存消耗10GB。
T-solver時域域求解器：
我們先對信號傳輸區(qū)域周圍進行本地加密，也就是bond wire和PCB信號線周圍：
全局網(wǎng)格也可以適當增加：
第一次我們先用默認設(shè)置，就是-40dB收斂，全端口，無自適應。
T和F第一次對比：
第一次的對比結(jié)果基本一致，用時都不到十分鐘，一般這樣的結(jié)果就夠用了。
如果繼續(xù)深挖，可以看到0-5GHz還有一點差別，不過考慮到以及是-20dB以下，很多時候這個差異是可以忽略。另外30-40GHz T-solver出現(xiàn)少量波動，可將收斂從-40dB提高到-60dB，仿真時間增加，結(jié)果對比更好。
為了提高T-solver速度，比如前期為了快速看結(jié)果，可考慮只激勵一個端口，雖然S參數(shù)不完整，但是快。
如果想把0-5GHz精確度繼續(xù)調(diào)高，可考慮加密網(wǎng)格，這里我們用全局和自適應的組合方式加密網(wǎng)格：
T和F一致性就更好了：
這里T-solver快速單端口計算時，2.89M網(wǎng)格，GPU加速只需要5分鐘。在提高精度后，需要38分鐘。
由于該模型比較簡單，F(xiàn)-solver四面體并不吃力，雖然頻帶寬，但掃頻效率還是很高的，所以該案例推薦F-solver，當然本案例T-solver也有優(yōu)勢，就是使用的內(nèi)存非常少。如果封裝復雜，尺寸較大，則更需要T-solver。
再展示一下T和F的精確對比：
另外，可能有IC工程師習慣性把過孔做成空心，電磁仿真其實是沒必要的，只會降低效率：
小結(jié)：
1） QFN封裝T和F仿真均可，用戶可選用不同的精確度和仿真時間。T和F結(jié)果可以對比的非常好，這樣就增加我們對結(jié)果的信心。
2） T-solver適合寬頻仿真，六面體能夠處理更復雜的模型細節(jié)，內(nèi)存需求小。
3） F-solver 可以提高速度，比如不用空心過孔，調(diào)整網(wǎng)格過渡比，或者是自適應的網(wǎng)格增加比例（本文沒有展示，是可以提高效率的）。
4） QFN封裝仿真就是幾分鐘的事情。
