CST中如何使用partial RLC提取寬帶SPICE

作者 | Wang Yuanteng

通常，單一頻點導出的SPICE網表是可讀的，并且只描述結構在該頻率下的行為。對于不需要可讀性但希望在整個頻段上進行精確建模的情況，我們希望使用寬帶SPICE。

雖然仿真實例013：IC封裝的RLC提取以及等效電路中曾經提到過，“RLCG生成的SPICE都是單獨頻點的結果，想要得到寬帶的SPICE需要用S參數加Idem工具進行轉換”。但時過境遷，盡管關于partial RLC的內容更新較少，其實partial RLC早就可以提取寬帶SPICE了。

我們以component library中的Bondwire為例，來看一下具體提取方法。

打開BondWire工程，在求解器設置界面，選擇Export Settings。

彈出設置界面：

中間是原有的單頻點導出功能，可以設定若干個頻點。下方即導出寬帶SPICE功能。該功能中，求解器使用矢量擬合算法生成SPICE，故同時可設置擬合精度。

設置完成之后，點擊求解器start，仿真結束后即可在工程文件夾下，Result>SPICE下找到SPICE文件。

另外，值得一提的是，相比之前仿真實例010:提取局部電感電阻（2020版新功能）和仿真實例013：IC封裝的RLC提取以及等效電路中介紹的一些功能細節，目前partial RLC求解器有一些顯著的更新。例如，可以支持Open 邊界，增加了網格自適應功能、電流可視化等功能。感興趣的小伙伴可以自己在新版本體驗，幫助文檔中亦有相關功能說明。