如何在Chip Interface中設(shè)置沉積共形？

作者 | Wang Yuanteng

我們?cè)凇叭绾问褂肅hip Interface導(dǎo)入GDSII文件？”中介紹過(guò)使用Process Queue模擬IC制造的步驟。其中沉積是其中非常重要的步驟，那么如何設(shè)置沉積共形呢？

下面我們以一個(gè)具體模型為例，介紹沉積共形的設(shè)置方法。

該例中，圖中所示粉色部分為沉積層IMD6，厚度為3.6um，圖中黃色部分為上一步生成的金屬層metal6。此時(shí)，沉積層設(shè)置為默認(rèn)設(shè)置，從圖中可以看出并無(wú)共形。

參考幫助文檔，其中對(duì)沉積共形設(shè)置做了明確解釋?zhuān)?/p>

沉積共形由3個(gè)厚度決定，分別是圖中的thickness、sideThickness和topThickness。其中，topThickness的定義方式有兩種，可以是參考到芯片上方的Absolute to Top of Chip，也可以是參考到整個(gè)沉積層的Relative to thickness。另外，如果未指定sideThickness，那么該值與thickness相同。同樣的，如果topThickness沒(méi)有指定的話(huà)，也被認(rèn)為等于thickness。

了解清楚后，我們嘗試一下修改沉積共形設(shè)置如下。將沉積層整體厚度改為0.5um，sidethickness為1um，topThickness為Absolute to Top of Chip 0.3um，也就是芯片上面高出0.3um。

生成沉積共形效果如下：

再來(lái)看對(duì)sideThickness和topThickness都沒(méi)指定設(shè)置的情況，只設(shè)了thickness為1。

從下圖可以看出，正如前文所說(shuō)，sideThickness和topThickness均為1um，在金屬線(xiàn)的周?chē)且粋€(gè)均勻厚度的1um共形。

搞清楚共形如何設(shè)置之后，我們就可以根據(jù)實(shí)際需要進(jìn)行共形設(shè)置了。