微波EDA (m.ostronger.com) 網(wǎng)友回復(fù)：

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  問題2，在仿真如上圖所示結(jié)果時，我的邊界是這樣定義的，是否合理呢？
  
  

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  今天看來沒人來回答我的問題了

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  我也是這樣設(shè)置的，不知道有問題不

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  邊界條件設(shè)置的有問題，如果你不是做封裝在屏蔽盒子里的話，建議不要設(shè)置電壁，采用開放空間即可
  圖中所示的采用的是波導(dǎo)饋電，如果你要模擬真實情況，可以將饋電部分真實模擬，在饋電口處建立同軸結(jié)構(gòu)+波導(dǎo)端口，仿真模擬下~

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  邊界條件設(shè)置的有問題，如果你不是做封裝在屏蔽盒子里的話，建議不要設(shè)置電壁，采用開放空間即可
  圖中所示的采用的是波導(dǎo)饋電，如果你要模擬真實情況，可以將饋電部分真實模擬，在饋電口處建立同軸結(jié)構(gòu)+波導(dǎo)端口，仿 ...

  1.您的意思是，把所有邊界都設(shè)成open？
  2.“饋電口處建立同軸結(jié)構(gòu)+波導(dǎo)端口”這種沒仿過，您哪兒有沒有類似的例子，讓我們學(xué)習(xí)下～
  
  

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  不太清楚，例子書上寫的看不懂

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  怎么看都感覺是邊界條件設(shè)置的有問題，樓主好好檢查下吧

申明：網(wǎng)友回復(fù)良莠不齊，僅供參考。如需專業(yè)解答，推薦學(xué)習(xí)李明洋老師的CST培訓(xùn)視頻，或咨詢本站專家。